从 EDA 产业角度看，随着 AI 算力需求指数级攀升，半导体产业的竞争逻辑正从单芯片制程与性能的单点比拼，转向算力、存力、运力、电力协同的系统级综合较量。EDA 向系统级演进，已是行业共识的长期趋势。
从产业实践看，STCO（系统技术协同优化）作为系统级 EDA 的核心思路，正逐步从海外巨头的前沿探索，进入国内厂商的技术布局视野。
《科创板日报》记者注意到，2026 年 3 月，芯和半导体在 SEMICON China 展会期间提出 STCO EDA 理念。半年多过去，相关技术已从概念走向产品化。
系统级 EDA 成为产业演进核心方向
从国际视野看，全球 EDA 行业并购持续活跃。近年来，新思科技收购 CAE 市场龙头 Ansys、楷登收购 Hexagon 旗下设计工程业务、西门子收购 PCB 组装测试验证软件厂商 ASTER，EDA 技术产品走向系统化的趋势愈发明显。
赛迪研究院集成电路所所长周峰判断，EDA 承载产业升级新机遇。其一，国内晶圆厂工艺开发亟需 EDA 协同；其二，韬定律、Chiplet、异构集成等前沿方向兴起，带来新的算法挑战与功能需求，为 EDA 企业切入高端市场提供技术突破口。
周峰认为，韬定律建立了 " 设计复杂度置换制造复杂度 " 的核心逻辑，推动设计边界由单芯片拓展至系统。" 制程红利放缓之后，STCO 系统技术协同优化范式，是半导体产业逼近物理极限的必然演进方向。"
当前，头部算力厂商的技术路径趋于一致，都在向系统级超节点演进。例如，AMD Helios 将 72 颗 GPU、18 颗 CPU、12 颗 Tomahawk 6 交换芯片与最多 216 颗 Pensando NIC 整合进 OCP ORW 双宽全液冷机柜；华为 Atlas 950 可实现 8192 卡全光互联的超级节点架构。
从 GPU 芯片到机柜再到超大规模集群，算力竞争已进入系统级比拼阶段。
在系统级竞争框架下，单一环节的技术突破已无法支撑整体算力提升。芯和半导体董事长凌峰以 " 木桶理论 " 表示，算力、存力、运力、电力散热四大维度缺一不可，任何一块短板都会直接制约系统算力的最终表现。
算力扩展方面，通过 2.5D CoWoS 先进封装、SoIC 三维堆叠、CPO 光电共封装、Fan-out 面板级封装等技术路径，持续扩大封装集成度，提升单位面积算力密度。
存力优化方面，从 HBM 到 SRAM，再到各级存储架构，需按 " 越靠近计算、带宽越高、延迟越低 " 的原则进行系统级分层优化，应对推理时代 KV 缓存的爆发式增长。
运力互联方面，从 die-to-die 的 UCIe 标准、chip-to-chip 的 NVLink 标准，到板级、柜级的光互联与 CPO/NPO 技术，每一层互连都决定系统算力的扩展上限。
电力散热方面，芯片端集成稳压模块（IVR）、背部供电方案、氮化镓功率器件，以及机柜端 800 伏直流供电、液冷热管理等，电热强耦合已成为系统设计的核心难题。
STCO 迈入产品化阶段
在 10 月 30 日举行的芯和半导体 2026 用户生态大会上，芯和半导体发布 Agentic AI 超级智能体平台 AgentEvo 和 Physics AI 可信物理智能底座 XAI。
前者面向芯片和系统级场景，用于编排工程任务，内置先进封装超级智能体、封装与 PCB 超级智能体、多物理场耦合超级智能体；后者支撑工程决策，集成 XAI.Model、XAI.Design、XAI.Sim、XAI.Opt 四大智能体，支持自然语言交互，能实现 AI 预测与传统热仿真的协同建模，以及温度分布、热流传导等热特性预测等功能。
芯和半导体董事长凌峰、总裁代文亮在接受《科创板日报》等媒体采访时表示，AI 算力需求爆发正倒逼产业设计范式反转，局部最优不等于系统最优已成为行业共识，以系统思维打通从芯片到整机的全链路设计，是 EDA 行业的必然发展方向。
商业落地方面，凌峰透露，近半年公司已在多个领域取得突破，包括与联想在 AIPC 领域的合作，以及 XAI 系列可信 AI 仿真工具的推出。" 过去四五个月，芯和每月都会发布 STCO 相关客户落地案例，覆盖 PCIe 6.0、Chiplet 先进封装、CPO 设计等多个方向。"
" 今年是公司成立以来，新产品发布和多领域开拓节奏最快的一年。" 凌峰表示，年初以来 AI 产业爆发带动 CPO、先进封装、存储等领域需求释放，与公司产品路线契合。芯和也正式完成战略定位升级，从加速芯片设计转向重构从芯片到系统的智能设计。
针对 AI 能否真正进入量产研发流程的疑问，凌峰直言，AI 提升 EDA 设计效率已经是既成事实，但当前阶段仍需解决 " 可信度 " 问题。
" 芯片流片成本极高，完全由 AI 生成的设计，目前还需要人工验证确认。" 凌峰表示，大模型已经具备任务编排、流程执行与结果判断能力，Agent 可以自动理解工程师需求、调用工具完成设计流程，但最终的签核验证环节仍离不开人工把控。
在代文亮看来，芯和半导体在 AI 落地方面具备场景与数据优势。" 系统级场景拥有大量可测、可追溯的真实数据。中国拥有全球最丰富的整机厂商资源，从手机、服务器到基站，供电、散热、高速信号等指标均可通过实测获取，为 AI 训练提供高质量数据集。" 代文亮透露，针对多芯片堆叠的热仿真场景，公司 AI 推理结果与实际多物理场仿真的精度误差已控制在 3% 以内，耗时从数小时缩短至数十秒。
关于 AI Agent 的落地阶段，代文亮介绍，本次大会公司发布了 Chiplet、Board、System 三个层级的 EDA Agent，分别对应先进封装、PCB 设计与整机系统场景。其中，与联想合作的 PCB 级 Agent 已跑通从建库、原理图生成到 PCB 布局布线的完整流程，可自动完成等长走线、阻抗匹配等重复性工作，降低工程师工作量。
STCO 落地仍面临阻碍
当前，一个反常识的事实正在被产业验证：把每个环节都做到局部最优，拼出来的系统往往不是最优，甚至可能更差。这种 "1+1
会上，来自 AI 芯片、存储、高速互联、被动元件、先进封装核心环节的产业代表认为，存储墙、互联墙、功耗墙、散热墙已形成连锁制约，单点技术突破难以撬动系统性能提升，STCO 正从产业理念落地为工程刚需。
作为算力供给方，沐曦股份 CTO 彭莉表示，单芯片算力的天花板是全链条的系统均衡问题。" 算力密度提升依赖先进封装、存储架构、互联能力的全方位支撑，单纯追求芯片峰值性能没有意义。如果散热跟不上、数据供不上，标称算力跑不出来。"
存储环节正最先感受到系统协同的压力。芯和半导体总裁代文亮认为，AI 时代存储的核心矛盾已从容量够不够转向数据供给跟不跟得上，存储带宽、时延、能效直接决定计算单元的利用率。这意味着存储不再是独立的外设，而是参与芯片架构、先进封装与系统拓扑的选型决策。
高速互联的逻辑也在重构。立讯技术首席技术官陈琼南表示，行业曾长期将单通道速率视为互联技术的核心标尺，但从 224G 向 448G、896G 演进的过程中，速率本身已不再是唯一瓶颈。
" 我们和海外厂商联合推出的 XPO 接口，已经把散热、供电都集成进了互联模块里。单独把线的衰减做到最优没用，和 PCB、连接器、芯片的阻抗不匹配，整个链路性能会掉两三个等级。" 他同时提到，光进铜退并非绝对定律，铜互联在短距场景仍有成本与可靠性优势，技术选型必须服从系统整体最优。
先进封装则是所有系统问题的交汇点。武汉新芯 CTO 周俊表示，传统封装只是芯片的 " 保护壳 "，但进入 3DIC 时代，多芯片堆叠让电、热、应力等多物理场问题高度耦合。" 以前流片完再考虑封装问题，现在不行了。三维集成一旦设计有缺陷，返工代价是整个芯片堆叠报废。多物理场仿真必须大幅前置，在设计早期就要把电性能、热性能、力学可靠性一起算进去。"
理念共识之下，STCO 从概念走向工程落地仍面临现实障碍。多位嘉宾坦言，当前产业链的协同还停留在 " 多开会、多沟通 " 的人工层面，真正的工具链与数据层打通远未实现。
田福俊认为，最大的断点是工具链的数据孤岛：芯片设计、封装设计、PCB 设计、系统整合分属不同团队，使用不同的工具软件，模型标准不统一，材料参数、工艺数据无法顺畅传递。" 前面设计改了一个参数，后面的环节要很久才能拿到更新的模型，迭代效率极低。要做真正的 STCO，首先要有一个统一的数据底座，让全链路共用同一套模型。"
彭莉则认为，系统级 EDA 的发展可以类比芯片 EDA 的演进路径。芯片设计工具从最初的单点工具、各自为战，逐步走向统一平台与端到端流程，核心就是解决数据传递与标准统一的问题。
