这篇论文是对今年 5 月华为发布的 " 韬定律 " 的延续解读，也是对外界针对芯片发热问题的回应：折叠后单位面积晶体管激增，功率密度必然飙升，理应更热、更耗电， 而麒麟芯片实测结果，颠覆了这一推论。在相同性能下，NPU 功耗下降 66%，GPU 下降 58%，CPU 性能核心下降 41%。
原因是在芯片内部，能量的主要消耗并非来自计算本身，而是来自数据传输。何庭波将其比喻为，人在工作日的精力消耗，不只来自伏案工作的几小时，通勤同样消耗大量能量。
韬定律与 LogicFolding（逻辑折叠）技术的破局点，正在于此。麒麟芯片的功耗下降，不是来自计算更少，而是来自数据传输更少。一个 SoC 模块中超过 80% 的能量用于数据搬运。传统芯片把所有电路铺在一个平面上，信号要从芯片一头跑到另一头，穿越数百微米甚至更长的导线。逻辑折叠技术把电路折叠成垂直堆叠的两层，通过 40 纳米级键合工艺实现了 1.5 微米键合间距，每平方毫米约 50 万个垂直互连，信号不再水平 " 长途跋涉 "，而是垂直 " 坐电梯 "，距离缩短了一个数量级。
据论文披露，其典型核心走线的长度可缩短约 20%，部分关键路径缩短达 70%；某处理模块的时钟布线缩短 28%，时钟缓冲器数量从 4.36 万个降至 1.9 万个。
快思慢想研究院院长、特邀评论员田丰认为，这是华为芯片技术路线从论文推演走向量产验证的一次关键跨越。5 月 ISCAS 会议上逻辑折叠首次公开时，业内最集中的反对意见就是散热，听众的质疑几乎清一色指向 " 堆得越密、烧得越狠 " 这一直觉。这篇论文的分量在于，它不再用仿真数据自证，而是把已经完成量产、即将出货的麒麟 2026 拿出来做逐模块实测。
何庭波在论文中给出的数据显示，麒麟 2026 的芯片晶体管密度从约每平方毫米 1.55 亿提升到 2.38 亿个，跃升 55%。在相同性能下，NPU 功耗下降 66%，GPU 下降 58%，CPU 性能核心下降 41%。其中 NPU 尤为突出：29TOPS 算力不变，频率降 63%，电压从 0.85V 降至 0.55V，功耗密度下降 73%。
田丰表示，密度和功耗在同一代产品上同时改善，这在几何微缩逻辑下是矛盾的，但在实测数据里成立。这是判断一项工艺路线是 " 实验室成果 " 还是 " 产业级路线 " 的分水岭，也是这篇论文相较前两篇最核心的增量。
不过，折叠也并非万能钥匙，而是需要迭代的系统工程。何庭波明确指出，τ（韬）是时间缩放定律，而非能量缩放定律。若设计者将节省的时间全部用于提升频率，芯片反而可能更耗电。
比如，麒麟 2026 上 DSP 第一代折叠虽然总功耗降低 25%，但因为芯片面积缩小了 40%，功率密度反而上升 24%。但第二代折叠方案已经解决了这个问题，DSP 重新设计后，功耗降低 47%，功率密度低于折叠前的平面版本。而 CPU 因任务串行性强，在等效性能下只降低了 9% 的主频和 41% 的功耗 , 远不及 NPU、GPU 这类并行数据密集型模块。
更大的挑战仍然存在，混合键合间距、晶圆翘曲、对准精度、EDA 工具适配等工程难题，需要未来三到五年持续攻关。散热虽因总功耗下降而缓解，但下层热量传导问题并未消失。
华为未来要证明的，不是芯片可以折起来，而是这条路径能否像摩尔定律那样，一代代复制进步。
何庭波在论文结尾引用了西西弗斯的神话 " 将巨石推至山顶，而巨石每次到达山顶后又会滚落的循环。" 而韬定律有着同样的节奏：折叠芯片，赢得余量，再将其投入功耗上，然后下一代重新开始。
但与神话区别在于，芯片这个山坡会通向某处，每一个循环都留下一颗计算更多、耗能更少的芯片。
麒麟 2026 只是第一步，被描述为 " 保守版 "，折叠有选择地应用于收益最大的关键路径，采用热感知布局而非盲目堆叠一切。
按照华为的路线图，其混合键合间距将从 1.5 微米缩小到麒麟 2027 的 1 微米，华为预计未来三年内将键合间距推进至 720 纳米，并期望后续进一步缩小到 480nm。而 CPU 核心频率将从今年的 3.1GHz，朝着 5GHz 甚至更高的区间迈进。
谈及华为韬定律对于芯片产业发展的影响，田丰认为，这是一次把中国先进封装能力从 " 替代方案 " 提升为 " 独立技术路线 " 的信号，其产业含义超出了华为一家公司的产品周期，证明了先进封装可以在受限的前提下继续兑现摩尔定律式的收益，这对产业的意义大于对单个产品的意义。
