三星电子正式披露下一代高带宽内存 HBM5 的核心技术路线，确认将在基础芯片上引入采用 GAA 架构的 2 纳米制程，目标是将速度较 HBM4E 提升 50% 以上，同时大幅改善电力效率。
上述信息来自三星半导体官方新闻室于 7 月 27 日发布的一篇专访文章，受访者为三星电子半导体部门代工事业部技术开发室负责人、副社长具子勋。这是三星迄今最为明确地对外阐述 HBM5 技术规格与制程路线图，标志着 AI 芯片军备竞赛中内存与逻辑制程的深度融合进入新阶段。对于正密切关注三星能否在 HBM 市场重夺竞争优势的投资者而言，此次披露提供了重要的技术进展信号。
三星同时透露，其代工部门已于去年下半年启动 2 纳米第一代工艺量产，并计划于今年下半年开始量产性能与良率进一步提升的 2 纳米第二代工艺，应用于移动端新产品。此外，三星还披露已获得特斯拉车规级 2 纳米产品订单，并持续获得多家 AI/HPC 及云服务商大客户的追加订单。
HBM5 基础芯片锁定 2 纳米 GAA，速度目标跃升 50%
根据三星官方披露，HBM5 的基础芯片将采用 GAA（Gate-All-Around）晶体管结构的 2 纳米制程，并将实现更高密度的 TSV（硅穿孔）互连。具子勋表示，HBM5 预计需要将动作速度较 HBM4E 提升约 50% 以上，因此在基础芯片上必须引入能够在速度与电力效率两个维度均实现大幅跃升的最先进制程。
基础芯片在 HBM 堆叠结构中位于核心芯片（Core Die）下方，承担 GPU、CPU 等外部处理器与 HBM 之间的高速数据接口功能。从 HBM4 代起，三星开始将代工先进制程引入基础芯片，取代此前沿用的内存制程，以此提升整体性能与能效表现。HBM4 及 HBM4E 的基础芯片采用的是三星代工 4 纳米第四代工艺，支持 14Gbps 以上的高速动作，并通过优化金属布线层降低功耗、改善散热路径。
垂直整合优势：设计、制造、封装一体化
三星将其 HBM 产品定位为 " 交钥匙（Turn-key）" 解决方案——核心芯片由内存部门制造，基础芯片由代工部门生产，最终由 TSP（先进封装）部门完成封装，全流程均在三星内部完成。
具子勋指出，这一垂直整合架构使三星能够在设计阶段就让内存、代工与封装三个部门协同优化速度、功耗、散热及良率，从而缩短量产周期并降低成本。他以 HBM4 基础芯片的开发为例称，从首批样品起便同时达成性能与良率目标，整个过程仅历时约三个月，是三星内部认定的 " 最佳成功案例 "。
代工业务多元化：从移动端延伸至 AI、车规与机器人
三星代工部门在披露 HBM5 路线图的同时，也进一步阐述了其在非移动端市场的扩张布局。具子勋表示，三星代工已凭借车规级特斯拉 2 纳米产品订单证明制程竞争力，并以此为契机持续获得 AI/HPC 及云服务商大客户的订单。
在 AI/HPC 领域，三星提供涵盖先进封装与高带宽内存的一站式解决方案；在数据中心领域，三星已进入 PO（可插拔光学）业务，并正在开发基于先进制程与 3D 封装技术的 CPO（共封装光学）基础技术；在汽车与机器人领域，三星也在持续扩大与客户的技术合作，并强化 eMRAM、毫米波、射频等特殊制程竞争力。
具子勋表示，三星代工将以 4 纳米 HBM4 基础芯片积累的经验与技术竞争力为基础，在 HBM5 上率先导入 2 纳米工艺，" 巩固技术领导地位 "。
