文 | 半导体产业纵横
" 混合键合 " ——这四个字，似乎正在成为半导体巨头们心照不宣的下一张王牌。
晶圆代工、存储芯片、设备龙头，三家看似赛道不同，路线图上却同时标出了同一个方向。台积电、三星、SK 海力士、ASML …谁都不敢掉队。
那么问题来了，为什么所有顶尖玩家，都在悄悄布局这项技术？答案很简单——当摩尔定律步履蹒跚，先进封装的突破口，恰好处在 " 混合键合 " 这一环。
混合键合的牌局，已经发牌了
早在 2024 年混合键合技术的热度便居高不下，而近期其热度再度升温，则得益于 SK 海力士的最新规划：在下一代 HBM4 中正式采用这项技术。
在 4 月 28 日于首尔举行的一场半导体会议上，SK 海力士技术负责人金钟勋（Kim Jong-hoon）透露，公司应用于 HBM 的混合键合技术良率较两年前已显著提升，12 层堆叠产品的验证工作已经完成，目前正致力于提升大规模生产的产量。
业内人士预计，混合键合技术将从 HBM4 开始引入。随着 16 层 HBM 产品进入商业化阶段，这项技术可能会从今年下半年或明年开始逐步部署。在此前的产品规划中，混合键合作为 HBM5 的必需技术。
根据机构 Yole 的统计及预测，2020 年全球混合键合设备市场规模达到 3.2 亿美元，预计 2027 年 D2W/W2W 市场规模将分别攀升至 2.3 亿 /5.1 亿美元，年复合增长率（CAGR）达 69%/16%，远超半导体行业整体增速，凸显该领域强劲增长潜力。
那么为什么混合键合技术如此重要？
混合键合，或称为 Hybrid Bonding，是一种先进的半导体封装技术，可实现芯片间铜 - 铜和氧化物 - 氧化物的直接连接，无需微凸块（Micro-bump）的辅助结构，从而实现电路的互联。这种方法显著提高了互连密度、电气性能和优异的热效率，使其成为下一代半导体器件制造的关键技术。
混合键合工艺从晶圆的表面处理开始，晶圆经过化学机械平坦化（CMP）以获得超平坦的表面。此步骤确保铜和氧化硅层都得到充分的暴露以进行键合。表面准备好后，晶圆被精确地面对面对准。键合可以在室温下进行，但通常会进行退火步骤以加强金属间的连接，从而形成坚固且高度可靠的互连。
目前该技术主要分为 D2W/W2W 两种类型 , 分别对于小尺寸 / 大尺寸芯片具有成本的优势；晶圆对晶圆（wafer-to-wafer）键合遵循类似的流程，但省去了其中一个晶圆的切割和清洁步骤，降低了污染风险并提高了效率，晶圆对晶圆键合大规模应用在图像传感器 CIS 和 3D NAND 存储器的制造工艺中。而在芯片对晶圆（die-to-wafer）混合键合中，单个芯片被切割并清洁以去除污染物，然后被翻转并对准到目标晶圆上。通过等离子体活化技术改变表面特性来增强粘附力，确保键合牢固且无缺陷。这种工艺比晶圆间键合更加困难，但这种工艺变化对于逻辑和 HBM 很有意义。
目前，传统的互联技术包括引线键合、倒装芯片键合和硅通孔（TSV）键合等，然而就当下来看，这些技术各自面临着不同的局限。
传统引线键合技术通过金属引线实现芯片与基板的电气连接，这种方法虽然成本低廉且工艺成熟，但受限于引线长度和布局方式，信号传输路径较长，难以满足高性能计算芯片的需求。
倒装芯片键合技术通过在整个芯片正面布置锡球 / 铜柱凸块，连接密度提升的同时还缩短了信号传输路径，被广泛应用于 CPU、GPU 和高速 DRAM 芯片的封装。不过，当凸点间距缩小到 40 μ m 以下时，传统回流焊工艺会出现翘曲和精度问题。
硅通孔技术是通过在硅片内制作垂直贯通孔，填充金属（如铜或钨）实现电气互联的工艺。与传统的水平布线方式相比，TSV 技术大幅缩短了芯片间的信号传输路径，为系统小型化、高性能和低功耗提供了可能性。不过硅通孔技术的制造成本较高，工艺复杂性也要高出不少。
三星也对混合键合表现出极高热情。其在 12 层堆叠 HBM 前使用热压键合，而确认混合键合对 16 堆叠 HBM 必不可少。通过缩小芯片间距，可在 775 微米内安装 17 个芯片。在 HBM 路线图上，三星计划 2025 年生产 16 层堆叠的 HBM4 样品，2026 年量产。2024 年 4 月，其已用子公司 Semes 的混合键合设备生产出运行正常的 16 层堆叠 HBM 样品。并计划最快从 HBM4E 16 层堆叠开始应用该技术，目前正处于样品测试阶段。
三星电子常务金大祐提到，16 层堆叠 HBM 发热问题难控，故开始尝试混合键合，而 HBM4E 能否商用化需考量市场接受度和投资成本。此外，三星还筹备定制化 HBM 业务，收到大量咨询，正开发有自身特色的产品。
另一家 DRAM 大厂美光此前在 COMPUTEX 2024 记者会上表示，公司也正着手开发 HBM4，会考虑采用包括混合键合在内等相关技术，目前一切都在研究中。
混合键合，救火 3D NAND
不止 HBM，3D NAND 作为存储领域的核心支柱，正面临着与 HBM 相似的 " 迭代困境 "。
当前存储行业中，平面 NAND 早已淘汰，3D NAND 成为主流，而堆叠层数的边际效益持续递减。若没有架构革新，传统 3D NAND 很快会抵达物理上限，面临技术停滞。
混合键合通过集成模式重构，为 3D NAND 开辟全新升级路径。在未来较长周期内，混合键合可持续适配 400 层、500 层乃至更高阶堆叠产品，延缓新型存储架构的替代节奏，保障存储产业迭代的平稳过渡。
据悉，三星电子计划自 2026 年 3 月起建设 V10 NAND 生产线。按照规划，将于 3 月引进设备，上半年内完成产线搭建，经过试生产和稳定性测试后，于 10 月启动正式量产。相关投资计划预计在今年下半年正式启动。这是三星电子首次明确披露 V10 NAND 的量产计划。
此前，三星电子已与长江存储达成了关于 3D NAND 混合键合技术的专利许可合作。从第 10 代 V-NAND 起采用该公司的专利技术，特别是在 " 混合键合 " 这一前沿技术领域。
值得注意的是，这家公司早在四年前就已率先将混合键合技术应用于 3D NAND 的制造领域，并将其命名为 " 晶栈（Xtacking）"。在此期间，该公司还建立了全面而完善的专利体系，为技术的广泛应用奠定了坚实基础。
入局混合键合技术的，不止存储龙头，晶圆代工龙头台积电、英特尔早已进行相关技术的开发，设备龙头 ASML 也在积极推进该技术的布局。
混合键合，龙头云集
晶圆代工龙头 - 台积电、英特尔
台积电的 3D 封装 SoIC 就是使用的混合键合技术。目前，SoIC-X（无凸块）用于特定应用，例如 AMD 的 CPU 3D V 缓存技术，以及他们的 Instinct MI300 系列 AI 产品。
AMD 公开数据，相较微凸块，3D V-Cache 混合键合加上 TSV，让芯片接点密度提升 15 倍，互联能效超过三倍。当芯片连接间距低于 10 m，混合键合就能发挥优势，也能将同质和异质小芯片集成到单个类似 SoC 的芯片，完成芯片更小与更轻薄的目标，集成至先进 CoWoS 和 InFO 解决方案。
近日，在圣克拉拉举办的 2026 年北美技术论坛上公布的最新 SoIC 路线图显示，台积电将从当前的 6 μ m 互连间距，在 2029 年推进至 4.5 μ m。台积电宣布 A14-on-A14 SoIC 计划于 2029 年量产，其晶粒间 I/O 密度较 N2-on-N2 SoIC 再提升 1.8 倍。
英特尔也早早入局了混合键合技术，早在 2020 年就发布了其混合键合技术。随后在 2024 年 IEEE 电子元件与技术会议（IEEE/ECTC 2024）上，英特尔、华盛顿州立大学、亚利桑那州立大学与应用材料公司联合发表了至少五篇关于混合键合（HB）的论文。在文献中，英特尔发布了题为《键合间距＜3 μ m 的芯片 - 晶圆混合键合三维异质集成》的研究成果，针对 3 μ m 及以下间距的芯片 - 晶圆混合键合（C2W HB）开展了系统性研究。
设备龙头 -ASML
据韩媒 The Elec 近日报道，ASML 可能正在研发晶圆对晶圆（Wafer to Wafer，W2W）混合键合设备。
作为参考，Twinscan 是 ASML 的旗舰光刻平台，首次出货于 2001 年。其拥有两个晶圆台模块，第一个晶圆台可进行曝光，通过光刻形成电路图案；第二个晶圆台则可以同时装载、对准并准备下一块晶圆，大幅度缩短晶圆制造时间。
该教授在会议中强调，韩国厂商需要为 W2W 混合键合技术做好准备。近期受西门子、韩华精密机械和韩美半导体等公司主要集中在晶粒对晶圆（D2W）键合机。他指出，D2W 仅占整体混合键合市场的一小部分，韩国厂商应积极探索进入更大、更具战略意义的 W2W 市场。
