【太平洋科技快讯】5 月 25 日，华为董事、半导体业务部总裁何庭波在 2026 国际电路与系统研讨会上正式发布 " 韬 ( τ ) 定律 " ( 关于韬定律具体信息可查看此前太平洋科技的报道内容：《华为发表半导体韬定律：以时间缩微替代几何缩微，逻辑折叠技术将用于秋季全新麒麟芯片》 ) 。
何庭波透露，2019 年华为已内部成立数万人规模的 " 莫邪 " 工作小组 ，历经七年攻坚，基于韬定律已完成 381 款芯片的设计与量产。该定律跳出传统制程维度，从时间维度优化计算效率，通过逻辑折叠重构信息路径，实现性能与密度的跨越式提升。
何庭波表示，韬定律开辟了后摩尔时代全新路径，未来 5 – 10 年华为将持续沿此方向推进，保持技术加速度。
5 月 26 日，北京大学集成电路学院宣布，面向韬定律逻辑折叠需求研发的 " 真 3D"EDA 工具原型取得关键突破。该工具支持完整三维空间协同优化，支持跨 die 逻辑自由分配与联合热优化，可覆盖千万级实例设计。
与传统的 die-to-die 堆叠不同，逻辑折叠并非将粗粒度的模块拆分到多块芯粒进行堆叠，而是在设计阶段就把同一模块内部的逻辑细化到标准单元级，采用标准单元级垂直分布与微米 / 亚微米级 face-to-face 混合键合在垂直方向直接打通关键路径，可大幅缩短互连路径、提升系统效率。
这一设计范式对 EDA 工具提出了新的要求。与传统 " 赝 3D" 相比，北大 " 真 3D"EDA 实现：线长平均缩减约 30%；WNS 改善约 6%，TNS 改善约 12%；峰值温度降低 3% 以上。目前工具已完成工业级设计验证，后续将扩展至多 die 堆叠与异构集成场景，补齐 3D 芯片设计关键环节。
