随着人工智能（AI）与高性能计算（HPC） 对芯片性能的要求日益严苛，先进封装技术已成为驱动芯片性能提升的关键。台积电近期在 2026 年北美技术论坛上公布了最新的 SoIC 3D 先进封装技术蓝图，宣布将于 2029 年进一步缩小互连间距，并推出 A14 对 A14 制程的 SoIC 堆叠技术，展现其在先进封装领域的强大企图心。
根据台积电最新公布的 SoIC 3D 先进封装技术蓝图，SoIC 的互连间距将从目前的 6 微米（ m），在 2029 年大幅缩小至 4.5 微米。这项间距微缩技术对于混合键合芯片堆叠至关重要，因为它直接决定了芯片间能容纳的垂直互连数量。台积电指出，预计 2029 年投入量产的 A14 对 A14 的 SoIC 技术，其芯片对芯片的 I/O 密度将比 N2 对 N2 的 SoIC 提升 1.8 倍。
根据博通（Broadcom） 的实际测试数据，面对面堆叠的信号密度可达每平方毫米 14,000 个信号，远超过面对背堆叠的 1,500 个信号。这项跃进带来了更高的带宽与更低的延迟，尽管业界仍需持续克服随之而来的制造与散热挑战。而台积电的高密度芯片堆叠技术已开始进入实战阶段，富士通（Fujitsu） 专为 AI 与 HPC 工作负载设计的 Monaka 处理器，预期将成为首批受益于面对面芯片堆叠技术的系统之一。
另外，博通于 2026 年 2 月宣布，已开始出货结合 2.5D 整合与 3D-IC 面对面堆叠技术的 3.5D XDSiP 平台，并以此打造 2 纳米定制化计算 SoC 供 Monaka 计划使用，让计算、存储与网络 I/O 得以在紧凑的封装中独立扩展。该处理器预计于 2027 年问世，届时将可验证高密度的面对面堆叠技术是否已具备商业量产的经济效益。
编辑：芯智讯 - 林子
